Arty S7の環境構築と書き込み時のHWSVについて

プロジェクトの作成について

New Projectにて以下を設定

Project type:RTL

Default part:Boards->Arty S7-50

プログラム作成からbitファイル作成まで

Project ManagerからAdd sourceをクリックし以下を設定

Add source:Add or create designsources

Add or create designsources:Create fileにてVHDLファイルを作成

IOを以下のように配置

作成したVHDLを開き、以下のように記述

entity tmp is
    Port ( a : in STD_LOGIC;
           b : out STD_LOGIC);
end tmp;

architecture Behavioral of tmp is
begin
    b<=a;
end Behavioral;

Run synthesisをクリック

問題なければOpen synthesized designをクリック

以下のようにピンを設定

G15はArty S7のBTN0に相当
H15はArty S7のLED5に相当

保存し、Run Implementationをクリック

問題なければGenerate Bitstreamをクリック

書き込みについて

FPGAをPCに接続する

書き込むのでOpen Hardware ManagerにてAuto connectをクリック

FPGAが見つからず、No hardware target is openと表示されたら、Vivadoのインストーラを用いてHardware Serverをインストール

Hardware Serverを起動した状態でAuto connectするとFPGAが見つかる

Program deviceにて書き込む